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时序逻辑电路的建立保持时间裕量分析

来源:未知 作者:澳门威尼斯人6613com 时间:2019-02-19 22:51

  假设寄存器的建立时间要求为tsetup, 保持时间要求为thold, 输出延时为tcq。

  故对于第一个寄存器,时钟上升沿之后,经过时间tcq数据才从Q端输出。波形图示如下。

  假设组合逻辑运算电路的运算耗时为tlogic。故运算后的数据在时钟上升沿之后经过时间tcq+tlogic才到达下一级寄存器的D端,图示如下。

  那么对于下一级寄存器在接下来到来的时钟上升沿采集数据,其必须要满足建立保持时间要求。

  建立时间:既数据D至少需要提前于clk上升沿多长时间到来,数据的采集才不会出错。

  当然上述情况还忽略了时钟的延迟,即默认前后两级寄存器的clk都是同时到达。如果时钟存在正延时,即时钟的传播方向与数据传播方向一致,即电路如下图所示。clk从第一级到后一级寄存器的线路延时为tclk_delay。

  从而对应的时序如下。针对于下一级的寄存器来说,相当于建立时间裕量增加了tclk_delay,即建立时间裕量为tcycle-(tcq+tlogic) - tsetup+tclk_delay。这种情况对于建立时间是有好处的。

  相反,如果时钟存在反向延时,即时钟的传播方向与数据传播方向相反,那么对于建立时间是不利的。此时的建立时间裕量为tcycle-(tcq+tlogic) - tsetup-tclk_delay。大家可自行画时序图分析,当作练习。

  从上述对建立时间裕量的分析,可以发现,从前端设计的角度去分析,优化建立时间裕量可以靠减少两级寄存器之间的组合逻辑的延时去增大建立时间裕量。后面会有文章去根据示例来介绍优化方法,其中流水线设计就是一种优化方式。

  保持时间(thold):就是时钟上升沿之后,数据D还需要维持多长时间不变,寄存器对数据的采集才不会出错。还是对下面这个电路模型进行分析。

  对于后一级寄存器来说,时钟上升沿之后,后一级D端的数据要得到改变,必须是上一级的数据Q输出了,并通过组合逻辑运算电路的延时,送到了D端。故在时钟上升沿之后,数据要经过时间tcq+tlogic才到达下一级寄存器的D端,故每次时钟上升沿之后,后一级寄存器的数据D可以维持不变的时间为tcq+tlogic。那么保持时间裕量为 tcq+tlogic-thold。时序见下图。

  从这可以看出,时序逻辑电路里面tlogic越大,对建立时间裕量不利,但对保持时间裕量有利。

  同样,再考虑存在时钟延时对保持时间的影响。如下电路,即时钟存在正延时时。

  分析后一级寄存器的保持时间裕量时,对应的时序变成如下。可以看到,相当于前级寄存器的clk比下一级寄存器的clk提前了tclk_delay时间,故数据D2提前到来了。保持时间裕量变成了tcq+tlogic-thold-tclk_delay。

  可以看到时钟正向延时对建立时间要求有利,但对于保持时间要求是不利的。对于时钟反向延时,大家自行画图分析。

  上面还有一个因素没有说明,就是时钟clk的抖动。因为时钟上升沿不可能每次都固定间隔时间tcycle到来一次。可能与这个时间有一个小小的偏差,但是不确定是提前到来还是延迟到来。这个偏差的时间为tjitter。如果考虑这个因素,建立时间与保持时间裕量都还要减掉这个抖动时间。故最终的建立时间与保持时间裕量计算公式入下(其中的tclk_delay为时钟正向延时):

  到这大家明白了,建立时间裕量与保持时间裕量就是一对矛盾的关系,我们需要通过优化时钟延时,组合逻辑延时来折中考虑这两个裕量。在裕量不满足要求时,可以选择增大时钟clk的周期,但这就降低了电路的运行速度。从而就要考虑时序优化,从前端考虑也就是两级寄存器之间的组合逻辑延时优化,比如简化组合逻辑,或者通过流水线设计,后面会通过实例介绍。

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  SN74ABT162823A 具有三态输出的 18 位总线位总线态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现更宽的缓冲寄存器,I /O端口,带奇偶校验的双向总线驱动器和工作寄存器。 ?? ABT162823A器件可用作两个9位触发器或一个18位触发器。当时钟使能(CLKEN)\输入为低电平时,D型触发器在时钟的低到高转换时输入数据。将CLKEN \置为高电平会禁用时钟缓冲器,从而锁存输出。将清零(CLR)\输入设为低电平会使Q输出变为低电平而与时钟无关。 缓冲输出使能(OE)\输入将9个输出置于正常逻辑状态(高电平)或低电平)或高阻抗状态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动器提供了驱动总线线路的能力,无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 输出设计为源电流或吸收电流高达12 mA,包括等效的25- 串联电阻,用于减少过冲和下冲。 这些器件完全符合热插拔规定使用Ioff和上电3状态的应用程序。 Ioff电路禁用输出,防止在断电时损坏通过器件的电流回流。上电和断电期间,上电三态电路将输出置...

  SN74ABTH162260 具有串联阻尼电阻和三态输出的 12 位到 24 位多路复用 D 类锁存器

  ABTH162260是12位至24位多路复用D型锁存器,用于两个独立数据路径必须复用或复用的应用中。 ,单一数据路径。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。这些器件在存储器交错应用中也很有用。 三个12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或数据传输。输出使能(OE1B \,OE2B \和OEA \)输入控制总线B \控制信号还允许A-to-B方向的存储体控制。 可以使用内部存储锁存器存储地址和/或数据信息。锁存使能(LE1B,LE2B,LEA1B和LEA2B)输入用于控制数据存储。当锁存使能输入为高电平时,锁存器是透明的。当锁存使能输入变为低电平时,输入端的数据被锁存并保持锁存状态,直到锁存使能输入返回高电平为止。 B端口输出设计为吸收高达12 mA的电流,包括等效的25系列电阻,以减少过冲和下冲。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过...

  SN74ABT162841 具有三态输出的 20 位总线接口 D 类锁存器

  这些20位透明D型锁存器具有同相三态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 ?? ABT162841器件可用作两个10位锁存器或一个20位锁存器。锁存使能(1LE或2LE)输入为高电平时,相应的10位锁存器的Q输出跟随数据(D)输入。当LE变为低电平时,Q输出锁存在D输入设置的电平。 缓冲输出使能(10E或2OE)输入可用于放置输出。相应的10位锁存器处于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。 输出设计为吸收高达12 mA的电流,包括等效的25- 用于减少过冲和下冲的串联电阻。 这些器件完全适用于使用I的热插入应用关闭并启动3状态。 Ioff电路禁用输出,防止在断电时损坏通过器件的电流回流。上电和断电期间,上电三态电路将输出置于高阻态,从而防止驱动器冲突。 为确保上电或断电期间的高阻态, OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 OE \不影响锁存器的内部操作。当输出处于高阻态时,可以保留旧数据...

  SN74ALVTH16821 具有三态输出的 2.5V/3.3V 20 位总线位总线 VVCC操作,但能够为5 V系统环境提供TTL接口。 这些器件可用作两个10位触发器或一个20位触发器。 20位触发器是边沿触发的D型触发器。在时钟(CLK)的正跳变时,触发器存储在D输入端设置的逻辑电平。 缓冲输出使能(OE \)输入可用于将10个输出置于正常逻辑状态(高电平或低电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 当VCC介于0和1.2 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保1.2 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 SN54ALVTH16821的特点是可在-55C至125C的整个军用温度范围内工作。 SN74ALVTH16821的工作温度范围为-40&de...

  SN74ALVTH16374 具有三态输出的 2.5V/3.3V 16 位边沿 D 类触发器

  ALVTH16374器件是16位边沿触发D型触发器,具有3态输出,设计用于2.5V或3.3VV

  CC 操作,但能够为5 V系统环境提供TTL接口。这些器件特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 这些器件可用作两个8位触发器或一个16位翻转器。翻牌。在时钟(CLK)的正跳变时,触发器存储在数据(D)输入处设置的逻辑电平。 缓冲输出使能(OE)输入可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE不影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 /p

  当VCC介于0和1.2 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保1.2 V以上的高阻态,OE应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 SN54ALVTH16374的特点是在-55C至125C的整个军用温度...

  SN74ABTH16823 具有三态输出的 18 位总线态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现更宽的缓冲寄存器,I /O端口,带奇偶校验的双向总线驱动器和工作寄存器。 ABTH16823可用作两个9位触发器或一个18位触发器。当时钟使能(CLKEN \)输入为低电平时,D型触发器在时钟的低到高转换时输入数据。将CLKEN \置为高电平会禁用时钟缓冲器,锁存输出。将清零(CLR \)输入置为低电平会使Q输出变为低电平,与时钟无关。 缓冲输出使能(OE \)输入可用于将9个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 ...

  SN74AHCT16373 具有三态输出的 16 位透明 D 类锁存器

  SNxAHCT16373器件是16位透明D型锁存器,具有3态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 特性 德州仪器Widebus系列的成员 EPIC(增强型高性能注入CMOS)工艺 输入兼容TTL电压 分布式VCC和GND引脚最大限度地提高高速 开关噪声 流通式架构优化PCB布局 每个JESD的闩锁性能超过250 mA 17 ESD保护每个MIL-STD超过2000 V- 883, 方法3015;使用机器型号超过200 V(C = 200 pF,R = 0) 封装选项包括: 塑料收缩小外形(DL)封装

  薄收缩小外形(DGG)封装 薄超小外形(DGV)封装 80-mil精细间距陶瓷扁平(WD)封装 25密耳的中心间距 参数 与其它产品相比D 类锁存器 ...

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